CMOS design, at every point in time, each gate output is connected to either Vdd or Vss via a low-resistance path.
英
美
释义
在静态 CMOS设计,在每一个时间点,每个门的输出连接到采用VDD或VSS通过一个低阻抗路径。另外,门的产出承担在任何时候 , 由电路实现的布尔函数值。
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